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       引言：自摩爾定律首次預(yù)測(cè)硅片上晶體管的數(shù)量以18個(gè)月為周期翻一番以來，隨著晶體管密度的增加，按比例縮小的發(fā)展已經(jīng)接近極限。為了保證在芯片面積不變的前提下提升芯片性能，增加器件的數(shù)量，減小引線延遲對(duì)性能的影響，降低功耗，同時(shí)也為了滿足新的應(yīng)用需求（在系統(tǒng)中集成多種非電子功能，如射頻、光/光電、MEMS等），3D集成已經(jīng)成為關(guān)鍵的解決方案之一。

       3D集成可以定義為堆疊和垂直互聯(lián)的器件層的制造，是一種系統(tǒng)級(jí)架構(gòu)，即將多層平面器件堆疊起來，器件層之間通過穿透硅的Z方向通孔（Through Silicon Via, TSV）來實(shí)現(xiàn)垂直互聯(lián)，使其在Z軸方向上形成立體集成和信號(hào)連通，如圖1所示。

圖1 三維堆疊芯片結(jié)構(gòu)示意圖

       系統(tǒng)從平面放置到垂直堆疊的轉(zhuǎn)變很大程度縮短了互聯(lián)長(zhǎng)度，在互聯(lián)方式上，先后經(jīng)歷了引線鍵合（Wire Bonding）、倒裝芯片（Flip Chip）和硅通孔技術(shù)（Through Silicon Via， TSV），隨著發(fā)展，互聯(lián)長(zhǎng)度不斷降低，芯片利用率不斷提高，TSV更是將3D集成的概念充分體現(xiàn)。

引線鍵合

       采用引線鍵合方法的3D集成是將不同的堆疊芯片利用一個(gè)共用的插入板或封裝互聯(lián)，每個(gè)芯片通過引線鍵合連接到插入板。引線鍵合的主要缺點(diǎn)是緊密放置的引線之間存在很大的電感耦合，性能受到互聯(lián)長(zhǎng)度的制約，不適合高頻、高速電路。引線鍵合是3D 集成的初期型態(tài)，目前仍廣泛應(yīng)用于SiP (System-in-Package)領(lǐng)域。

圖2 引線鍵合的不同方式

表 1鍵合技術(shù)及工藝特點(diǎn)

倒裝芯片

       倒裝芯片常采用混合芯片堆疊方式，即倒裝芯片互聯(lián)與引線鍵合組合，頂層芯片倒裝可以消除到基板的長(zhǎng)引線鏈接，常用于芯片間通信，具有高頻運(yùn)行、低寄生效應(yīng)、高I/O密度、小型化等優(yōu)點(diǎn)。底層芯片倒裝有利于芯片高速運(yùn)行，這種方法將基板互聯(lián)分為兩個(gè)區(qū)域，芯片下部用于倒裝芯片，芯片之外用于引線鍵合，提高了基板的使用率，但頂部芯片的引線鍵合仍然有高寄生效應(yīng)。倒裝芯片這種3D（或稱之為2.5D）解決方案在手機(jī)等移動(dòng)設(shè)備中比較常用。

圖3 倒裝芯片示意圖

TSV技術(shù)

       TSV技術(shù)通過銅、鎢、多晶硅等導(dǎo)電物質(zhì)的填充，實(shí)現(xiàn)硅通孔的垂直電氣互連。TSV可以通過垂直互連減小互聯(lián)長(zhǎng)度以及提高互聯(lián)密度，從而獲得更好的互聯(lián)性能，減小信號(hào)延遲，降低電容/電感，實(shí)現(xiàn)芯片間的低功耗，高速通訊，增加寬帶和實(shí)現(xiàn)器件集成的小型化。

圖4采用硅通孔技術(shù)（TSV）的堆疊芯片

       TSV的工藝主要包括通孔制作技術(shù)（激光鉆孔（Laser Drill）、深反應(yīng)離子刻蝕（DRIE）），通孔側(cè)壁薄膜淀積技術(shù)（通孔側(cè)壁絕緣層淀積技術(shù)、通孔側(cè)壁粘附/擴(kuò)散阻擋層及種子層金屬淀積技術(shù)），通孔填充技術(shù)（電鍍），化學(xué)機(jī)械研磨技術(shù)，晶圓減薄技術(shù)，去除和再分布引線（RDL）等工藝技術(shù)。TSV可以在IC制造的開始制作(Via-First)，也可以在IC制造過程中制作(Vial-Middle)，也可以在IC制造完成之后制作(Via-Last)，如圖5所示，展示了TSV的制作流程。TSV深孔填充技術(shù)是3D集成的關(guān)鍵技術(shù)，也是難度較大的一個(gè)環(huán)節(jié)，TSV填充效果直接關(guān)系到芯片的可靠性和良率等問題。另外，在基片減薄過程中保持良好的完整性，避免裂紋擴(kuò)展是TSV工藝過程中的另一個(gè)難點(diǎn)。隨著產(chǎn)業(yè)界的推動(dòng)，3D集成工藝中的熱管理、熱機(jī)械應(yīng)變和連接密度等難題都已有相應(yīng)的解決辦法。迄今為止，TSV大多應(yīng)用于圖像傳感器、存儲(chǔ)器、高端FPGA和少數(shù)MEMS設(shè)備等產(chǎn)品。

圖5 TSV制造流程

       一種3層堆疊集成工藝CMOS圖像傳感器的原理圖如圖6所示，其截面圖如圖7所示，從圖中可以看到頂層的像素層（Pixels 19.3M），中間的存儲(chǔ)層（DRAM 1Gbit），下層的邏輯層（Logic），點(diǎn)劃線標(biāo)明了其分界面。通過兩個(gè)TSV穿過了DRAM將Pixels和Logic相連接，如表2中所示，用到的TSV最小直徑為2.5um，最小周期為6.3um，寬度為2um，整個(gè)傳感器陣列使用到了約35000個(gè)TSV用以層間互聯(lián)。

圖6 三層堆疊背照式CMOS圖像傳感器原理圖

圖7 三層堆疊背照式CMOS圖像傳感器截面圖

表2 三層堆疊背照式CMOS圖像傳感器TSV參數(shù)

       3D集成工藝現(xiàn)已成為高性能的半導(dǎo)體集成的解決方案，可以替代因光刻技術(shù)投資龐大而在未來一段時(shí)間內(nèi)難以維持經(jīng)濟(jì)效益的標(biāo)準(zhǔn)"摩爾定律"。3D集成被選擇背后的動(dòng)因是性能、帶寬、復(fù)雜性、互連密度，以及系統(tǒng)微縮化、最終成本和價(jià)值鏈。